VHDL for an FPGA Engineer with Vivado Design Suite

VHDL cho Kỹ sư FPGA với Vivado Design Suite

Sử dụng FPGA của Xilinx

4.4

(288 đánh giá)

2,205 học viên

Giảng viên

Kumar Khandagle

Phụ đề Việt chất lượng cao Phụ đề tiếng Anh Bán chạy Đánh giá cao

50.000đ 1.279.000đ -96%

✓ Xem giỏ hàng và thanh toán

Bao gồm phụ đề tiếng Việt, tiếng Anh

19.5 giờ video

188 bài giảng

Truy cập vĩnh viễn

Học trên mọi thiết bị

Cập nhật: 28/05/2026

#Fpga Programming #Hardware Design #Vhdl #Vivado

Bạn sẽ học được gì

Nền tảng lập trình VHDL giúp bạn tự tin vượt qua phỏng vấn vị trí Kỹ sư RTL

Hiểu quy trình sử dụng Vivado Design Suite cho thiết kế hệ thống số

Cách viết RTL để tổng hợp (Synthesis)

Các phong cách mô hình hóa khác nhau trong Ngôn ngữ mô tả phần cứng, các lệnh đồng thời và tuần tự trong VHDL

Cách sử dụng IP của Xilinx và tự tạo IP tùy chỉnh

Quy trình thiết kế IP integrator trong Vivado

Viết Test bench cho VHDL

Gỡ lỗi phần cứng trong Vivado: Integrated Logic Analyzer, Virtual I/O

Từ con số 0 trở thành chuyên gia VHDL

Yêu cầu

Kiến thức nền tảng về Mạch số sẽ là lợi thế bổ sung

Đối tượng phù hợp

Người tìm việc trong lĩnh vực VLSI / Sinh viên sau đại học muốn theo đuổi sự nghiệp Kỹ sư RTL / Kỹ sư thiết kế / Kỹ sư kiểm chứng

Bất kỳ ai muốn học Xilinx FPGA / Vivado Design Suite / Ngôn ngữ mô tả phần cứng VHDL

Bất kỳ ai muốn bắt đầu sự nghiệp trong lĩnh vực ASIC / VLSI

Nội dung khóa học

19 phần • 180 bài giảng

1 Nội dung chính

2 Đọc kỹ trước khi tải phiên bản Vivado mới hơn: 2020.2 trở lên

3 Cách tải xuống, cài đặt Vivado Design Suite và thêm bản quyền

4 File LIC của Xilinx Vivado Webpack

5 Cách kiểm tra việc cài đặt bản quyền

6 Thêm các board mạch như Nexys 4 DDR chưa có sẵn trong Vivado

7 Lỗi thường gặp với Vivado: Gói Microsoft Visual C++ redistributable không đúng

1 Nội dung chính

2 Minh họa cách sử dụng kiến trúc xử lý song song

3 Sự dễ dàng khi làm việc với FPGA

4 I/O có thể lập trình của FPGA so với MCU

5 So sánh bộ nhớ tạm thời

6 Liệu các nguyên tắc viết code có thực sự quan trọng?

7 Cách mua board FPGA ở Ấn Độ (không phải thuế hải quan và mã số GSTN)

1 Câu hỏi 1

1 Nội dung chính

2 Quy trình thiết kế Phần 1

3 Quy trình thiết kế Phần 2

4 Quy trình thiết kế Phần 3

5 Quy trình thiết kế Phần 4

6 Quy trình thiết kế Phần 5

7 Tóm tắt quy trình thiết kế

8 Cái nhìn đầu tiên về Code VHDL

9 Giải thích chi tiết Phần 1

10 Giải thích chi tiết Phần 2

11 Sử dụng phân tích RTL

12 Sử dụng giao diện Post-Synthesis

1 Nội dung chính

2 Hiểu về dự án I/O Planning

3 Hiểu về cài đặt Synthesis

4 Clock Gating

5 Kiến thức nền tảng về mã hóa FSM

6 Cấu hình Synthesis mặc định của Vivado

7 Kỹ thuật mã hóa FSM

8 Hiểu về các chiến lược Implementation của VIVADO

9 Code

10 Quy trình thiết kế FPGA hoàn chỉnh Phần 1

11 Quy trình thiết kế hoàn chỉnh Phần 2

12 Code

1 Nội dung chính

2 Nền tảng Signal và Variable Phần 1

3 Nền tảng Signal và Variable Phần 2

4 Định dạng của Signal và Variable

5 Kiểu dữ liệu trong VHDL

6 Sử dụng kiểu dữ liệu có sẵn

7 Sử dụng kiểu dữ liệu không có sẵn

8 Sử dụng kiểu dữ liệu do người dùng định nghĩa

9 Sử dụng Signal

10 Sử dụng Variable

11 Khởi tạo Variable

1 Nội dung chính

2 Các phong cách mô hình hóa khác nhau

3 Kiến thức nền tảng về phong cách mô hình hóa Dataflow

4 Toán tử trong phong cách mô hình hóa Dataflow

5 Toán tử gán trong phong cách mô hình hóa Dataflow

6 Triển khai mạch cộng nửa (Half adder)

7 Triển khai mạch cộng đầy đủ (Full adder)

8 Xử lý vector nhiều bit Phần 1

9 Xử lý vector nhiều bit Phần 2

10 Kiến thức nền tảng về toán tử dịch (Shift)

11 Minh họa toán tử dịch

12 Kiến thức nền tảng về toán tử xoay (Rotation)

13 Minh họa toán tử xoay

14 Kiến thức nền tảng về toán tử số học

15 Phép toán số học: Kiểu Unsigned

16 Phép toán số học: Kiểu Std_logic_Vector

17 Hiểu về hàm chuyển đổi kiểu dữ liệu (type-conversion)

18 Minh họa chuyển đổi kiểu dữ liệu

19 Câu lệnh tín hiệu có điều kiện (Conditional) và được chọn (Selected)

20 Câu lệnh tín hiệu có điều kiện và được chọn

1 Nội dung chính

2 Hiểu về khối Process

3 Cấu trúc cơ bản của phong cách mô hình hóa Behavioral

4 Hiểu về IF ELSE Phần 1

5 Hiểu về IF ELSE Phần 2

6 Thực hành tốt: IF ELSE Phần 1

7 Thực hành tốt: IF ELSE Phần 2

8 D-Flipflop với Reset đồng bộ

9 D-Flipflop với Reset bất đồng bộ

10 Mô phỏng: D-Flipflop Reset bất đồng bộ

11 Mô phỏng: D-Flipflop Reset đồng bộ

12 Cấu trúc cơ bản của câu lệnh Case

13 Bộ chọn 4:1 (Mux) với câu lệnh Case

14 Bộ giải mã từ nhị phân sang 7 đoạn (Seven Segment Decoder) Phần 1

15 Bộ giải mã từ nhị phân sang 7 đoạn Phần 2

16 Bộ giải mã từ nhị phân sang 7 đoạn Phần 3

17 Triển khai bộ đếm (Counter)

18 Code

19 Bộ dịch vòng phải (Right Circular Shifter) Phần 1

20 Bộ dịch vòng phải Phần 2

21 Code

1 Các cách tạo Testbench

2 Sử dụng Force Constant và Force Clock

3 Kiến thức nền tảng VHDL TB Phần 1: Tổng quan về Testbench

4 Kiến thức nền tảng VHDL TB Phần 2: Tạo tín hiệu ngẫu nhiên

5 Code

6 Kiến thức nền tảng VHDL TB Phần 3: Tạo tín hiệu xung clock

7 Code

8 Tóm tắt

9 Code

10 Ví dụ 1: Bộ đếm 4-bit

11 Code

12 Ví dụ 2: IP mạch cộng (Adder)

1 Mục tiêu

2 Mạch cộng nửa

3 Mạch cộng đầy đủ với mạch cộng nửa

4 Code

5 Sử dụng Vivado IP Integrator: Bộ cộng nhớ lan truyền 4-bit (Ripple Carry adder)

6 Thiết kế khối (Block Design)

7 Bộ đếm Johnson với D FlipFlop

1 Mục tiêu

2 Máy trạng thái

3 FSM Mealy: Phương pháp ba Process

4 Code

5 FSM Mealy: Phương pháp hai Process

6 Code

7 FSM Mealy: Phương pháp một Process

8 Code

9 FSM Moore: Phương pháp ba Process

10 Code

11 FSM Moore: Phương pháp hai Process

12 Code

13 FSM Moore: Phương pháp một Process

14 Code

15 Hiểu về bộ phát hiện chuỗi (Sequence Detector)

16 Triển khai bộ phát hiện chuỗi chồng lấn (Overlapping)

17 Code

18 Sơ đồ khối bộ điều khiển đèn giao thông

19 Hiểu về bộ điều khiển đèn giao thông

20 Code

1 Có những lựa chọn thay thế nào để tạo kích thích cho Sequence detector? (Bishal)

2 Code

1 Mục tiêu

2 Cách tạo IP

3 Cách làm mới kho IP

4 Cách thêm tham số tùy chỉnh vào IP

5 Thiết kế hoàn chỉnh Phần 1: Bộ dịch thùng (Barrel Shifter)

6 Thiết kế hoàn chỉnh Phần 2

1 Hiểu về ILA và VIO

2 Thêm core ILA vào thiết kế

3 Code

4 Phân tích dạng sóng với ILA

5 Thêm core Virtual I/O vào thiết kế

6 Code

7 Phân tích phản hồi của hệ thống với VIO

1 Hiểu về bộ nhớ trong FPGA

2 Bộ nhớ phân tán (Distributed Memory) so với Bộ nhớ khối (Block Memory)

3 Kích thước tối đa của Distributed và Block Memory

4 Phương pháp tạo bộ nhớ 1

5 Phương pháp tạo bộ nhớ 2

6 Phương pháp tạo bộ nhớ 3

7 RAM một cổng với Block Memory

8 RAM một cổng với Block Memory

9 RAM một cổng với Distributed Memory

10 RAM một cổng với Distributed Memory

11 ROM một cổng IP với Block Memory và file COE

12 RAM một cổng trong VHDL với Testbench

1 Các loại dự án

1 Triển khai bộ điều khiển VGA trong VHDL

2 Mã nguồn

1 P1: Triển khai bộ dịch thùng 4-bit (Barrel Shifter) với logic xoay

2 Triển khai hệ thống: Bộ dịch thùng 4-bit

3 P2: Triển khai UART (Universal Serial Asynchronus Transmitter) với VHDL

4 Sơ đồ khối và Code

5 Triển khai SPI cho DAC PMOD DA4 trong VHDL

6 Code

7 Triển khai giao diện song song để kết nối LCD với FPGA

1 Lý do cần kiến trúc có thể lập trình lại

2 Phân loại PLD

3 Tìm hiểu logic khả trình trong PROM

4 Mô phỏng PROM trên môi trường NI Multisim IDE

5 PAL và PLA

6 SPLD và GAL

7 Đọc hiểu tài liệu kỹ thuật GAL: chip 16V8

8 Tổng kết về SPLD và GAL

9 Kiến trúc CPLD

10 Giới thiệu về kiến trúc FPGA

11 Ứng dụng của bộ ghép kênh rộng

12 Kiến trúc Spartan 6

13 Tổng kết kiến trúc FPGA Spartan 6

Giới thiệu khóa học

FPGA's are everywhere with their presence in the diverse set of the domain is increasing day by day. The two most popular Hardware description languages are VHDL and Verilog each having its unique advantage over the other. The best part about both of them is once you know one of them you automatically understand the other and then the capabilities of both worlds can be used to build complex systems. The course focus on the VHDL language. The curriculum is framed by analyzing the most common skills required by most of the firms working in this domain. Most of the concepts are explained considering practical real examples to help to build logic.

The course illustrates the usage of Modeling style, Blocking and Non-blocking assignments, Synthesizable FSM, Building Memories with Block and Distribute Memory resources, Vivado IP integrator, and Hardware debugging techniques such as ILA and VIO. The course explores FPGA Design flow with the Xilinx Vivado Design suite along with a discussion on implementation strategies to achieve desired performance. Numerous projects are illustrated in detail to understand the usage of the Verilog constructs to interface real peripheral devices to the FPGA. A separate section on writing Testebench and FPGA architecture further builds an understanding of the FPGA internal resources and steps to perform verification of the design.