Ưu đãi trong tuần: Nhập mã UD50 giảm 50k cho đơn từ 300k!
Trang chủ
Đăng nhập
Xem tất cả kết quả
Menu
Đăng nhập Đăng ký miễn phí

Complete Verilog HDL programming with Examples and Projects

Hoàn chỉnh lập trình Verilog HDL kèm ví dụ và dự án

Hoàn chỉnh lập trình Verilog HDL kèm ví dụ và dự án

Nền tảng, quy trình thiết kế, các mức mô hình hóa, kiểu dữ liệu, test bench, Task & system tasks, FSM, FPGA và ví dụ & dự án

4.0
(368 đánh giá)
1,456 học viên
Giảng viên
Surender Reddy T
Phụ đề Việt chất lượng cao Phụ đề tiếng Anh Bán chạy Đánh giá cao
50.000đ 999.000đ -95%
✓ Xem giỏ hàng và thanh toán
Bao gồm phụ đề tiếng Việt, tiếng Anh
8.0 giờ video
105 bài giảng
Truy cập vĩnh viễn
Học trên mọi thiết bị
Cập nhật: 31/05/2026
#Fpga Design #Hardware Description Languages #Verilog #Vhdl

Bạn sẽ học được gì

Học các khái niệm nền tảng và tính chất lập trình Verilog HDL, so sánh với ngôn ngữ C, đặc điểm và ưu điểm của Verilog HDL so với VHDL
Quy trình thiết kế VLSI (FPGA & ASIC) và sự khác biệt giữa FPGA và ASIC
Các phương pháp thiết kế khác nhau trong lập trình Verilog HDL kèm ví dụ
Mô hình hóa hành vi với khái niệm Blocking & Non-Blocking và ví dụ thực tế
Lập trình Test bench Verilog kèm ví dụ
Task & system tasks kèm ví dụ cho bộ sinh dữ liệu ngẫu nhiên, thao tác trên file và nạp bộ nhớ, biểu diễn file đầu vào & đầu ra, v.v.
Máy trạng thái hữu hạn (FSM) kèm ví dụ cho cả Mealy và Moore và FSM phát hiện chuỗi
Lập trình hoàn chỉnh thiết kế và test bench cho bộ điều khiển bộ nhớ
Lập trình hoàn chỉnh thiết kế và test bench cho bộ điều khiển FIFO
Lập trình hoàn chỉnh thiết kế và test bench cho bộ mã hóa và giải mã phát hiện và sửa lỗi mã Hamming
Cơ bản về FPGA

Yêu cầu

Kiến thức cần có
Cơ bản về ngôn ngữ C
Cơ bản về thiết kế số (không bắt buộc)

Đối tượng phù hợp

Sinh viên đại học ngành Điện tử và Khoa học máy tính
Học viên sau đại học đang định hướng nghề nghiệp trong lĩnh vực VLSI front end (Thiết kế & kiểm chứng)
Sinh viên đại học nâng cao, muốn thực hiện dự án trong thiết kế VLSI front end

Nội dung khóa học

18 phần • 105 bài giảng
1 Xem trước - nội dung khóa học
2 Chương trình mẫu trên edaplayground
1 Nền tảng Verilog
1 Quy trình thiết kế VLSI (FPGA & ASIC)
2 FPGA so với ASIC
1 Ba mức mô tả thiết kế Verilog
2 Ví dụ: mux_2x1 với 3 mô hình trừu tượng
1 Cấu trúc ngôn ngữ - Chú thích, từ khóa, định danh, đặc tả số, toán tử
2 Kiểu dữ liệu - net, reg, integer, real, string, time, Parameter, Vector, Array, Memory
3 Chỉ thị biên dịch
1 Cấu trúc chương trình Verilog - Module
2 Cổng vào ra
3 Quy tắc kết nối cổng
4 Các phương pháp tiếp cận thiết kế
1 Giới thiệu mô hình mức cổng
2 Ví dụ: 4x1 Mux
3 Ví dụ: Bộ cộng đầy đủ (Full Adder)
4 Bộ đệm ba trạng thái kèm ví dụ
5 Mảng instance kèm ví dụ
1 Mô hình hóa luồng dữ liệu: câu lệnh assign
2 Toán tử
3 Toán tử số học
4 Toán tử logic
5 Ví dụ: Bộ cộng đầy đủ: Toán tử logic
6 Ví dụ: Bộ cộng đầy đủ: Toán tử số học
7 Ví dụ: Bộ chuyển đổi mã Nhị phân sang Gray
8 Phép AND logic, OR logic (&&, ||)
9 Toán tử dịch: Dịch trái/phải
10 Dịch mà không dùng toán tử dịch, chỉ dùng toán tử nối
11 Toán tử ba ngôi: Ví dụ: 2x1 MUX, 4x1 MUX
12 Toán tử quan hệ: Ví dụ: Bộ so sánh
13 Toán tử so sánh bằng (==) và so sánh bằng chính xác (===)
14 Toán tử rút gọn: Ví dụ: Bộ sinh Parity
1 Mô hình hóa hành vi - Giới thiệu
2 Cấu trúc mô hình hóa hành vi
3 Khối thủ tục - initial & always
4 Ví dụ: Sinh xung Clock
5 Câu lệnh gán - Blocking & Non-blocking
6 Cơ chế trong Non-blocking
7 Tính đồng thời
8 Lợi ích của gán Non-blocking: Ví dụ: đổi giá trị (swapping)
9 Lợi ích của gán Non-blocking: Ví dụ: Pipeline
10 Câu lệnh if-else: Ví dụ: 4x1 Mux
11 Câu lệnh Case: Ví dụ: 4x1 Mux
12 Lợi ích của Case so với if-else
13 Vòng lặp: while, for, repeat, forever
14 Khối song song - fork-join
15 Mạch logic tổ hợp: Danh sách ví dụ
16 Ví dụ: 8x1 mux bằng 4x1 và 2x1
17 Ví dụ: Cổng AND dùng 2x1 Mux
18 Ví dụ: 1x8 Demux
19 Ví dụ: Bộ cộng đầy đủ & Bộ cộng 4-bit
20 Ví dụ: Bộ giải mã 3x8 và bộ giải mã 3x8 bằng bộ giải mã 2x4
21 Ví dụ: Bộ mã hóa 8x3
22 Ví dụ: Bộ mã hóa ưu tiên
23 Ví dụ: Màn hình 7 đoạn
24 Ví dụ: ALU
25 Mạch logic tuần tự: Danh sách ví dụ
26 Ví dụ: D Flip Flop so với D-Latch
27 Ví dụ: D-Flip flop reset đồng bộ, D-Flip flop reset bất đồng bộ
28 Ví dụ: T-Flip Flop
29 Ví dụ: Master-slave JK Flip Flop
30 Ví dụ: Bộ đếm
31 Ví dụ: Bộ đếm Lên/Xuống
32 Ví dụ: Chia xung dùng bộ đếm - Chia cho 2, 4, 8,...
33 Ví dụ: Bộ tạo xung: Bộ tạo xung Mod-3
34 Ví dụ: Chia xung cho 3
35 Ví dụ: Bộ đếm vòng so với Bộ đếm Jonson
36 Ví dụ: Thanh ghi dịch: SISO, SIPO, PISO, PIPO
37 Ví dụ: LFSR (Thanh ghi dịch hồi tiếp tuyến tính) - Bộ sinh ngẫu nhiên
38 Thiết kế bộ nhớ
1 Mô hình hóa mức Switch
1 Mô phỏng chức năng
2 Ví dụ - Test bench cho thiết kế bộ đếm
3 Ví dụ - Test bench cho bộ tạo xung
1 Functions & tasks và system tasks
2 System tasks thao tác trên file và system task sinh ngẫu nhiên
3 System task đọc file và ghi vào bộ nhớ
4 Giao diện ngôn ngữ lập trình
1 Các chủ đề về FSM
2 Tại sao cần FSM?
3 FSM là gì?
4 Hiện thực phần cứng của FSM: Thành phần hoặc Module trong FSM
5 Các loại FSM và sự khác biệt giữa FSM Mealy và Moore
6 Ví dụ: FSM Mealy
7 Ví dụ: FSM Moore
8 Ví dụ: Verilog HDL cho FSM Mealy
9 Ví dụ: Verilog HDL cho FSM Moore
10 Thực hành: Verilog HDL cho FSM Mealy và chạy mô phỏng
11 Ví dụ: Chia xung cho 2 dùng FSM
12 Ví dụ: Chia xung cho 3 dùng FSM
13 Ví dụ: Tạo xung có chu kỳ nhiệm vụ 33% dùng FSM
1 Bộ phát hiện chuỗi dùng FSM
1 Bộ điều khiển bộ nhớ với thiết kế và TB
1 Bài giảng FIFO
2 Giới thiệu về FIFO
3 Thao tác ghi đọc của RAM thông thường
4 I/O FIFO (đầu vào & đầu ra)
5 Sơ đồ khối và kiến trúc của FIFO
6 Kết nối thiết kế FIFO và môi trường test bench
7 Verilog HDL cho thiết kế FIFO
8 Mã Verilog HDL cho Test Bench FIFO
9 Chạy mô phỏng, tìm lỗi và phân tích kết quả dạng sóng
1 Thiết kế hoàn chỉnh mã Hamming kèm TB cho phát hiện và sửa lỗi
1 FPGA

Giới thiệu khóa học

        Complete Verilog HDL programming course with a perfect, well structured and concise course for freshers and experienced, as it is from fundamental level to the application level. This course discuss the concepts in Verilog HDL programming and properties compared with C-Language and discussing the features and advantages.

        In this course we give information related to VLSI design flow for FPGA & ASIC and gives overview about both.

This course gives information on different styles of programming like Gate level, Data flow, Behavioral and switch level with examples.

        This course gives clear picture on verification, i.e. simulation and writing a test bench and some general examples like counter, clock diver using counter, pulse generator.

        This courses explains how to write verification models using test benches with task and system tasks with Examples. These examples includes, file based system tasks such as writing data in to file, reading data from file and loading data in to memory and random data generator.

       This courses shows clear picture on Finite State Machines (FSM)

               how to draw,

               how to realize it in to hardware model

               how ro translate in to verilog code for both Mealy & Moore FSM with examples.

        This course also shows some projects like Memory controller, FIFO controller and Error detection & correction using Hamming code, this improves ability to analyse and approach to Projects.

         Finally it gives basic knowledge on FPGA's like core concept how bit file is loaded in to FPGA.

Khóa học liên quan

Khám phá thêm các khoá học cùng chủ đề

Hiển thị tất cả khoá học Fpga Design
Hiển thị tất cả khoá học Hardware Description Languages
Hiển thị tất cả khoá học Verilog
Hiển thị tất cả khoá học Vhdl
Zalo
Tôi có thể tư vấn khoá học cho bạn 😊