Verilog for an FPGA Engineer with Xilinx Vivado Design Suite

Verilog cho Kỹ sư FPGA với Xilinx Vivado Design Suite

Sử dụng FPGA của Xilinx

4.6

(1,990 đánh giá)

12,488 học viên

Giảng viên

Kumar Khandagle

Phụ đề Việt chất lượng cao Phụ đề tiếng Anh Bán chạy Đánh giá cao

50.000đ 349.000đ -86%

✓ Xem giỏ hàng và thanh toán

Bao gồm phụ đề tiếng Việt, tiếng Anh

16.0 giờ video

268 bài giảng

3 bài quiz

Truy cập vĩnh viễn

Học trên mọi thiết bị

Cập nhật: 12/08/2026

#Fpga Development #Hardware Design #Verilog #Vivado

Bạn sẽ học được gì

Kiến thức cơ bản về Lập trình Verilog giúp bạn tự tin phỏng vấn vị trí Kỹ sư RTL.

Hiểu quy trình thiết kế trên Vivado Design Suite cho Hệ thống Số.

Gỡ lỗi phần cứng trong Vivado: Integrated Logic Analyzer, Virtual I/O.

Các phong cách mô hình hóa khác nhau trong Ngôn ngữ Mô tả Phần cứng.

Cách sử dụng IP của Xilinx và tạo IP tùy chỉnh.

Quy trình thiết kế bằng IP Integrator trong Vivado.

Viết Testbench trong Verilog.

Thiết kế một số dự án thực tế như: Giao tiếp PMOD DA4 DAC, Máy tạo sóng, Kiến trúc Bộ xử lý nhỏ, Giao tiếp UART, PWM, BIST cho board phát triển và nhiều hơn nữa.

Câu hỏi Phỏng vấn Thường gặp

Yêu cầu

Kiến thức cơ bản về Mạch Số sẽ là một lợi thế.

Đối tượng phù hợp

Người tìm việc VLSI/Sinh viên tốt nghiệp muốn theo đuổi sự nghiệp Kỹ sư RTL/ Kỹ sư Thiết kế/ Kỹ sư Xác minh.

Bất kỳ ai quan tâm đến việc học Xilinx FPGA/ Vivado Design Suite/ Ngôn ngữ Mô tả Phần cứng Verilog

Bất kỳ ai muốn bắt đầu sự nghiệp trong lĩnh vực ASIC/ VLSI.

Nội dung khóa học

28 phần • 260 bài giảng

1 Mục tiêu

2 Đọc phần này trước khi tải phiên bản Vivado mới hơn: 2020 trở lên

3 Cách tải và cài đặt Vivado IDE trên máy tính

4 Thêm File License

5 File LIC cho Xilinx Vivado Webpack

6 Thêm các board như Nexys 4 DDR không có sẵn trong Vivado

7 File Board

8 Lỗi thường gặp với Vivado: Gói Microsoft Visual C++ redistributable không đúng

9 IDE trên nền tảng đám mây để học cấu trúc Verilog mà không cần Vivado

1 Mục tiêu

2 Tạo Dự án Mới và thêm File Nguồn

3 Thêm Mã Nguồn

4 Hiểu Mã Nguồn

5 Sơ đồ RTL P1

6 Sơ đồ RTL P2

7 Mô phỏng Hành vi: Force Constant

8 Mô phỏng Hành vi: Force Clock

9 Testbench Điển hình

10 Tổng hợp P1

11 Tổng hợp P2

12 Triển khai

13 Tạo File Lập trình

14 Tìm hiểu Giao diện Vivado

15 Mã cho Video tiếp theo

16 Tùy chọn Mô phỏng Hữu ích

17 Mô phỏng cổng đa bit P1

18 Mô phỏng cổng đa bit P2

19 Sử dụng RTL View trong Vivado

20 Sử dụng Post Synthesis View trong Vivado

1 Mục tiêu

2 Các loại Dự án trong Vivado

3 Hiểu Dự án Lập kế hoạch I/O

4 Các loại Dự án và ý nghĩa của chúng trong Vivado

5 Hiểu Cài đặt Tổng hợp

6 Clock Gating trong Tổng hợp

7 Mã hóa FSM

8 Kiến thức cơ bản về Mã hóa FSM

9 Chiến lược Tổng hợp được cấu hình sẵn trong Vivado

10 Trình diễn Chiến lược Triển khai trong Vivado

11 Mã

12 Quy trình Thiết kế FPGA

13 Tài liệu tham khảo để học sâu hơn

14 Trình diễn Đầy đủ Quy trình Thiết kế FPGA

15 Mã được sử dụng trong phần Trình diễn

16 Dạng sóng Mô phỏng không đúng trong Testbench Post Synthesis và Post Implementation

17 Hiểu Cấu trúc Thư mục của Vivado

1 Q1

2 Q2

1 Mục tiêu

2 Định danh

3 Bắt đầu với kiểu reg và wire

4 Định dạng Số

5 Kiểu dữ liệu Verilog

6 Cơ chế Báo cáo P1

7 Cơ chế Báo cáo P2

8 Trình diễn Cơ chế Báo cáo P1

9 Trình diễn Cơ chế Báo cáo P2

10 Mã

11 Trình diễn Kiểu dữ liệu

12 Mã

13 Toán tử Verilog P1

14 Toán tử Verilog P2

15 Toán tử Verilog P3

16 Toán tử Verilog P4

17 Mã

1 Q1

2 Q2

3 Q3

4 Q4

5 Q5

6 Q6

7 Q7

1 Mục tiêu

2 Phong cách Mô hình hóa P1

3 Phong cách Mô hình hóa P2

4 Trình diễn

1 Mục tiêu

2 Phép gán Thủ tục so với Phép gán Liên tục

3 Hiểu Phép gán Liên tục

4 Mã

5 Hiểu Toán tử Gán Thủ tục

6 Mã

7 Sự khác biệt giữa Toán tử Gán Liên tục và Gán Thủ tục

8 Trình diễn

9 Mã

10 Hoán đổi giá trị Biến

11 Mã

1 Điều gì xảy ra nếu tôi khai báo câu lệnh blocking thay vì NB trong Mạch Tuần tự

1 Mục tiêu

2 Khung Mô hình hóa Hành vi

3 Khối Initial: Cấu trúc Mô hình hóa Hành vi P1

4 Khối Always: Cấu trúc Mô hình hóa Hành vi P2

5 Toán tử Gán Blocking và Non-Blocking: Cấu trúc Mô hình hóa Hành vi P3

6 Trình diễn

7 Mã

8 Khung IF ELSE

9 Mux 2:1: Mạch Tổ hợp P1

10 Mã

11 Mux 4:1: Mạch Tổ hợp P2

12 Mã

13 Khung CASE

14 Bộ chuyển đổi Nhị phân sang 7-Đoạn

15 Mã

16 Sự khác biệt giữa IF ELSE và CASE

17 Mã

18 Flipflop D: Mạch Tuần tự P1

19 Mã Flipflop D

20 Bộ đếm Lên: Mạch Tuần tự P2

21 Mã Bộ đếm

22 Bộ đếm Đặc biệt P1

23 Bộ đếm Đặc biệt P2

1 Q1

2 Q2

3 Q3

1 Mục tiêu

2 Bộ cộng Bán phần: Tất cả net được định nghĩa

3 Mã

4 Bộ cộng Đầy đủ: Một số net chưa định nghĩa

5 Phương pháp Thay thế

1 Mục tiêu

2 Kiến thức cơ bản

3 Cổng Đảo

4 Mã

5 Cổng NAND

6 Mã

7 Cổng AND

8 Mã

1 Mục tiêu

2 Kiến thức cơ bản P1

3 Kiến thức cơ bản P2

4 Bộ cộng Đầy đủ

5 Mã

6 Mux 4:1

7 Mã

1 Mục tiêu

2 Cách tạo IP

3 Tạo BD với IP

4 Cách làm mới kho IP

5 Cách Cập nhật Mã nguồn IP

6 Ghi đè tham số GUI

7 Triển khai Thanh ghi Dịch 4-bit

8 Triển khai Bộ cộng Ripple Carry 4-bit P1

9 Triển khai Bộ cộng Ripple Carry 4-bit P2

10 Thiết kế Bộ lọc Số sử dụng IP Integrator

1 Mục tiêu

2 Kiến thức cơ bản về Bộ nhớ

3 Hiểu Kích thước Bộ nhớ

4 RAM Cổng Đơn: PHƯƠNG PHÁP CHUNG

5 Mã

6 RAM Cổng Đơn: MẪU NGÔN NGỮ

7 RAM Cổng Đơn: Phương pháp IP

8 ROM Cổng Đơn

9 Mã Matlab

10 File COE

1 Q1

1 Mục tiêu

2 Kiến thức cơ bản về FSM

3 FSM Moore

4 FSM Mealy

5 Phương pháp Triển khai FSM

6 Kiến thức cơ bản

7 Phương pháp 3-Quá trình: FSM Moore

8 Mã

9 Phương pháp 2-Quá trình: FSM Moore

10 Mã

11 Phương pháp 1-Quá trình: FSM Moore

12 Mã

13 Phương pháp 3-Quy trình: Máy trạng thái hữu hạn Mealy

14 Phương pháp 2-Quy trình: Máy trạng thái hữu hạn Mealy

15 Mã nguồn

16 Phương pháp 1-Quy trình: Máy trạng thái hữu hạn Mealy

17 Mã nguồn

18 Các phương pháp được khuyến nghị cho FSM

19 Hệ thống Đồng bộ và Không đồng bộ

20 Bộ phát hiện chuỗi

21 Bộ phát hiện chuỗi chồng lấp

22 Bộ phát hiện chuỗi không chồng lấp

23 Bộ phát hiện chuỗi chồng lấp

24 Mã nguồn

25 Bộ phát hiện chuỗi không chồng lấp

26 Mã nguồn

1 Câu 1 (Sourav Biswal)

2 Câu 2 (Yashwant Kumar)

3 Câu 3 (Apoorva Srivastava)

1 Mục tiêu

2 Hiểu về Tín hiệu

3 Tạo Chu kỳ Xung nhịp Cố định

4 Tạo Tín hiệu Xung nhịp Dấu phẩy động

5 Minh họa

6 Mã nguồn

7 Tạo Tín hiệu Reset

8 Tạo Kích thích cho Tín hiệu Đa bit

9 Hiểu về Task

10 Bộ dồn kênh 2:1

11 Mã nguồn

12 Bộ chuyển đổi Nhị phân sang Excess-3

13 Mã nguồn

14 Flip-flop Dữ liệu

15 Mã nguồn

16 Bộ đếm

17 Mã nguồn

18 RAM Cổng Đơn

19 Mã nguồn

1 Mục tiêu

2 Bộ phân tích Logic Tích hợp P1

3 Bộ phân tích Logic Tích hợp P2

4 Bộ phân tích Logic Tích hợp P3

5 ILA với IP Integrator

6 Virtual I/O (VIO) P1

7 Virtual I/O (VIO) P2

8 Virtual I/O (VIO) P3

1 Mục tiêu

2 Truy cập File

3 Ghi Dữ liệu vào File

4 Mã nguồn

5 Đọc Dữ liệu từ File

6 Đọc Nhiều Cột từ File

7 Mã nguồn

8 Ví dụ 1: Bộ cộng

9 Mã nguồn

10 Ví dụ 2: RAM

11 Mã nguồn

1 Mục tiêu

2 Hiểu giao thức UART

3 Xung nhịp cho tốc độ Baud mong muốn

4 Bộ truyền UART

5 Bộ thu UART

6 Testbench UART

7 Mã thiết kế

8 Mã Testbench

9 Giao diện Ngoại vi Nối tiếp (SPI)

10 Mã nguồn

11 PWM

12 Mã nguồn

13 LCD

14 Mã nguồn

15 BIST cho SW và LED

16 Mã nguồn

17 I2C

18 Mã nguồn

1 Các thực hành tốt

1 Mục tiêu

2 Nhu cầu về kiến trúc có thể lập trình lại

3 Phân loại PLD

4 Mô phỏng Logic có thể lập trình

5 Minh họa PROM trên NI Multisim IDE

6 PAL và PLA

7 SPLD và GAL

8 Xem qua datasheet GAL: 16V8

9 Tóm tắt SPLD và GAL

10 Hiểu kiến trúc CPLD

11 Giới thiệu Kiến trúc FPGA

12 Cách sử dụng Bộ dồn kênh Rộng

13 Hiểu Kiến trúc Spartan 6

14 Tóm tắt Kiến trúc FPGA Spartan 6

1 LUT 6 đầu vào triển khai Mux 4:1 như thế nào? (Amaresh Mandal)

1 Định dạng CV

2 Câu hỏi phỏng vấn thường gặp

1 Xác minh RTL với SystemVerilog cho người mới

2 Xác minh RTL với UVM cho người mới

Giới thiệu khóa học

FPGA's are everywhere with their presence in the diverse set of the domain is increasing day by day. The two most popular Hardware description languages are VHDL and Verilog each having its unique advantage over the other. The best part about both of them is once you know one of them you automatically understand the other and then the capabilities of both worlds can be used to build complex systems. The course focus on the Verilog language. The curriculum is framed by analyzing the most common skills required by most of the firms working in this domain. Most of the concepts are explained considering practical real examples to help to build logic.

The course illustrates the usage of Modeling style, Blocking and Non-blocking assignments, Synthesizable FSM, Building Memories with Block and Distribute Memory resources, Vivado IP integrator, and Hardware debugging techniques such as ILA and VIO. The course explores FPGA Design flow with the Xilinx Vivado Design suite along with a discussion on implementation strategies to achieve desired performance. Numerous projects are illustrated in detail to understand the usage of the Verilog constructs to interface real peripheral devices to the FPGA. A separate section on writing Testebench and FPGA architecture further builds an understanding of the FPGA internal resources and steps to perform verification of the design.