Verification Series Part 7:SystemVerilog Functional Coverage

Phần 7 của Series Kiểm chứng: Functional Coverage trong SystemVerilog

Hướng dẫn từng bước từ cơ bản

4.5

(336 đánh giá)

3,042 học viên

Giảng viên

Kumar Khandagle

Phụ đề Việt chất lượng cao Phụ đề tiếng Anh Bán chạy Đánh giá cao

50.000đ 349.000đ -86%

✓ Xem giỏ hàng và thanh toán

Bao gồm phụ đề tiếng Việt, tiếng Anh

7.5 giờ video

137 bài giảng

Truy cập vĩnh viễn

Học trên mọi thiết bị

Cập nhật: 30/05/2026

#Chip Design Hardware Verification #Hardware Description Languages #Systemverilog Functional Coverage #Vlsi Testing Verification

Bạn sẽ học được gì

Cách sử dụng Functional Coverage trong Kiểm chứng

Bins ngầm định và tường minh, Bins mặc định

Bins bất hợp lệ, Bins bỏ qua, Bins ký tự đại diện, Bins mặc định

Covergroup, Sự kiện lấy mẫu, Covergroup tái sử dụng

Bins chuyển tiếp và Cross Coverage

Ứng dụng Functional Coverage trong Testbench Verilog và SystemVerilog

Minh họa Functional Coverage với Counter, Priority Encoder, Adder, FIFO, SPI và một số RTL khác

Yêu cầu

Kiến thức cơ bản về Verilog, Điện tử số, SystemVerilog

Đối tượng phù hợp

Dành cho những ai muốn áp dụng Functional Coverage vào quy trình Kiểm chứng để tạo Stimulus đáp ứng kế hoạch Kiểm chứng

Nội dung khóa học

11 phần • 137 bài giảng

1 Nội dung khóa học

2 Tìm hiểu về Kiểm chứng

3 Chiến lược Kiểm chứng

4 Các phương pháp tiếp cận Kiểm chứng

5 Công nghệ Kiểm chứng Phần 1

6 Công nghệ Kiểm chứng Phần 2

1 Nội dung

2 Lý do 1: Biết cần bao nhiêu giá trị ngẫu nhiên để đạt yêu cầu Kiểm chứng

3 Lý do 2: Biết tất cả các chuyển tiếp đã được SPI bao phủ

4 Lý do 3: Tất cả các tổ hợp có thể đều được kiểm tra trong quá trình Kiểm chứng

5 Cách sử dụng Môi trường phát triển

6 Code

7 Cấu trúc khóa học

1 Nội dung

2 Kiến thức cơ bản

3 Code

4 Covergroup không có sự kiện

5 Covergroup có sự kiện

6 Code

7 Tìm hiểu tùy chọn Covergroup phần 1

8 Tìm hiểu tùy chọn Covergroup phần 2

9 Code

10 Hiểu về weight

11 Code

12 Hiểu về option và type_option

13 Code

14 Bật / tắt Coverage với điều kiện cụ thể

15 Code

1 Nội dung

2 Cơ bản về bins ngầm định / tự động

3 Minh họa

4 Code

5 Bins tường minh Phần 1

6 Code

7 Bins tường minh Phần 2

8 Code

9 Tóm tắt: Các cách thêm giá trị vào bins tường minh

10 Bins mặc định

11 Code

12 Tóm tắt: Các loại bins

13 Ví dụ thực tế: Bộ chọn 4:1 Mux

14 Code

15 Ví dụ thực tế: Làm việc với FSM đơn giản trong Verilog

16 Code

17 Làm việc với enum

18 Code

19 Ví dụ thực tế: Làm việc với FSM đơn giản trong SystemVerilog

20 Code

1 Nội dung

2 Kiến thức cơ bản

3 Lọc bins: với p1

4 Code

5 Lọc bins: với p2

6 Code

7 Hiểu về Illegal_bins

8 Code

9 Hiểu về Ignore bins

10 Code

11 Ưu điểm của ignore_bins

12 Code

13 Bỏ qua một dải giá trị khỏi Coverage

14 Code

15 So sánh Ignore và Illegal bins

16 Code

17 Bins rỗng

18 Code

19 Bins ký tự đại diện

20 Code

21 Xử lý giá trị 'X' hoặc 'Z' trong dữ liệu

22 Code

23 Ví dụ thực tế

24 Code

25 Câu hỏi thường gặp 1

1 Nội dung

2 Kiến thức cơ bản

3 Truyền bằng tham chiếu

4 Code

5 Truyền bằng giá trị

6 Code

7 Điều cần nhớ khi làm việc với Covergroup tổng quát

8 Code

9 Ví dụ thực tế I

10 Code

11 Ví dụ thực tế II

12 Code

1 Nội dung

2 Kiến thức cơ bản

3 Phương pháp 1: Sự kiện lấy mẫu với covergroup

4 Code

5 Phương pháp 2: Sử dụng phương thức sample() có sẵn

6 Code

7 Phương thức lấy mẫu tự định nghĩa trong khối task

8 Phương thức lấy mẫu tự định nghĩa trong khối function

9 Code

10 Phương thức lấy mẫu tự định nghĩa trong khối Property

11 Code

12 Tóm tắt

1 Nội dung

2 Hiểu về Cross Coverage

3 Minh họa Phần 1

4 Minh họa Phần 2

5 Code

6 Phương pháp lọc tổ hợp 1: Tạo Covergroup độc lập

7 Code

8 Phương pháp lọc tổ hợp 2: binsof(SIG) intersec {VAL}

9 Code 1

10 Ví dụ 2

11 Code 2

12 Ví dụ 3

13 Code

1 Nội dung

2 Chuyển tiếp đơn giản Phần 1

3 Chuyển tiếp đơn giản Phần 2

4 Code

5 Chuyển tiếp lặp lại liên tiếp

6 Code

7 Chuyển tiếp không liên tiếp

8 Code

9 Tóm tắt

1 Nội dung

2 Bộ chọn 8:1 Mux Phần 1

3 Bộ chọn 8:1 Mux Phần 2

4 Bộ chọn 8:1 Mux Phần 3

5 Code

6 Priority Encoder: Testbench Verilog

7 Code

8 FIFO Phần 1

9 FIFO Phần 2

10 FIFO Phần 3

11 Code

12 Ứng dụng bins chuyển tiếp: Giao diện ngoại vi nối tiếp (SPI)

13 Code

14 Counter Phần 1

15 Counter Phần 2

16 Counter Phần 3

17 Code

1 Chương trình thực tập từ xa

Giới thiệu khóa học

The verification process is becoming complex and time-consuming day by day with advances in the Hardware Description Languages and IPs. HDL has added capabilities that allow the engineer to Design and write Testbench for complex systems. But verifying designer intent and deciding set of right stimuli to meet the Verification plan is not always easy with HDL. Hence System Verilog introduces assertions and Coverage to fulfill this requirement by adding independent constructs to language. SystemVerilog assertions allow us to verify Designer intent in both Temporal and Non-Temporal domains. Functional Coverage act like feedback for the stimulus we are sending to DUT so that we could reach to best stimulus for verifying the plan in the least amount of time.

This course covers the fundamentals of different types of bins viz, Implicit bins, Explicit bins, Wildcard bins, Ignore bins, default bins, illegal bins with a demonstration of each of them in RTL. Fundamentals of Cover group, Reusable Covergroup, and different Sampling methods viz. event, sample() method, and User-defined Sample Method are discussed in detail. Functional Coverage gives us the ability to verify the relation between the signal by using Cross Coverage and detailed discussion on Cross coverage with different combination filtering strategies are covered in detail. Finally, Transition bins provide temporal abilities to Functional Coverage is also discussed in detail with projects demonstrating the usage of Functional Coverage in Verilog and SystemVerilog Testbench.