Verification Series Part 6 : SystemVerilog Assertions Basics

Series Kiểm tra Phần 6: Kiến thức Cơ bản về SystemVerilog Assertions

Hướng dẫn Từng bước Từ Đầu

4.6

(494 đánh giá)

3,639 học viên

Giảng viên

Kumar Khandagle

Phụ đề Việt chất lượng cao Phụ đề tiếng Anh Bán chạy Đánh giá cao

50.000đ 349.000đ -86%

✓ Xem giỏ hàng và thanh toán

Bao gồm phụ đề tiếng Việt, tiếng Anh

10.0 giờ video

206 bài giảng

2 bài quiz

Truy cập vĩnh viễn

Học trên mọi thiết bị

Cập nhật: 30/05/2026

#Digital Electronics #Hardware Design #Systemverilog #Verification

Bạn sẽ học được gì

Hiểu sâu về System Verilog Assertions theo Tiêu chuẩn LRM 1800 2017

Hiểu sâu về Các Toán tử Boolean, Sequence và Property

Sức mạnh của Assertions Đồng thời và Tức thời

Hiểu sâu về Các Hệ thống Tác vụ và Hàm Biên lấy mẫu

Cách sử dụng Biến Cục bộ trong Assertions Đồng thời

Ứng dụng Assertions Tức thời vào hệ thống số

Ứng dụng Assertions Đồng thời vào hệ thống số

Ứng dụng Assertions trong FSM

Cách sử dụng Assertions trong SystemVerilog TB

Yêu cầu

Hiểu biết Cơ bản về Verilog

Đối tượng phù hợp

Dành cho bất kỳ ai Quan tâm theo đuổi sự nghiệp trong lĩnh vực VLSI hoặc Kiểm tra RTL

Nội dung khóa học

14 phần • 206 bài giảng

1 Cấu trúc Khóa học

2 Nội dung chính

3 Cách sử dụng IDE

4 Code

5 Verilog vs SVA

6 Sức mạnh của SVA P1

7 Code

8 Sức mạnh của SVA P2

9 Code

10 Sức mạnh của SVA P3

11 Code

12 Sức mạnh của SVA p4

13 Code

14 Hành vi của câu lệnh Assertions trong Bộ tổng hợp

15 Code

1 Nội dung chính

2 Hành trình của Assertions

3 Các Vùng Mô phỏng Khác nhau và Nhiễu

4 Minh họa

5 Code

6 Định dạng của các loại Assertions khác nhau

7 Quy tắc cho Assertions Tức thời

8 Cách dùng Assertions Tức thời trong mạch Tổ hợp

9 Code

10 Cách dùng Assertions Tức thời trong mạch Tuần tự

11 Code

12 Vô hiệu hóa assertions P1: Vô hiệu hóa Tập thể

13 Code

14 Vô hiệu hóa assertions P2: Vô hiệu hóa Chọn lọc

15 Code

16 Câu hỏi thường gặp: Q1

1 Nội dung chính

2 Các Lớp trong Assertions Đồng thời

3 Các toán tử được phép trong mỗi lớp

4 Định dạng của Assertions Đồng thời

5 Đánh giá Property Một lần hay Nhiều lần

6 Minh họa

7 Code

8 Hiểu về Cạnh xung nhịp

9 Code

10 Clocking mặc định

11 Code

12 Vô hiệu hóa Assertions Đồng thời

13 Code

1 Nội dung chính

2 Kiến thức Cơ bản về Toán tử Suy diễn

3 Minh họa Toán tử Suy diễn Chồng lấn P1

4 Minh họa Toán tử Suy diễn Chồng lấn P2

5 Code

6 Lọc Thành công Rỗng

7 Code

8 Minh họa Toán tử Suy diễn Không Chồng lấn P1

9 Minh họa Toán tử Suy diễn Không Chồng lấn P2

10 Code

11 Property và Sequence với đối số

12 Code

1 Nội dung chính

2 Cách dùng $sampled

3 Code

4 Hiểu về $rose

5 $rose với tín hiệu 1 bit

6 Code

7 $rose với tín hiệu nhiều bit

8 Code

9 Chỉ định xung nhịp cho hàm lấy mẫu

10 Hiểu về $fell

11 $fell với tín hiệu 1 bit

12 Code

13 $fell với tín hiệu 1 bit và Nhiều bit

14 Code

15 Hiểu về $past P1

16 Hiểu về $past P2

17 Minh họa

18 Minh họa P2

19 Code

20 Các Trường hợp Sử dụng Điển hình

21 Minh họa một số trường hợp sử dụng

22 Code

1 Nội dung chính

2 $changed + $stable

3 Code

4 $onehot + $onehot0

5 Code

6 $onecold

7 Code

8 $isunknown

9 Code

10 $countbits

11 Code

12 $countones

13 Code

14 Tổng kết

15 Các Trường hợp Sử dụng

16 Code

1 Nội dung chính

2 Bắt đầu với toán tử Trễ ##

3 Trễ Hằng số

4 Code

5 Trễ Biến đổi

6 Code

7 Trễ Không giới hạn

8 Code

9 Tổng kết

10 Toán tử Lặp lại

11 Toán tử Lặp lại Liên tiếp với số lần cố định

12 Toán tử Lặp lại Liên tiếp với khoảng

13 Minh họa

14 Code

15 Toán tử Lặp lại Liên tiếp với Khoảng Không giới hạn

16 Các trường hợp sử dụng

17 Code

18 Toán tử Lặp lại Không Liên tiếp với số lần cố định

19 Code

20 Toán tử Lặp lại Không Liên tiếp với khoảng

21 Code

22 Tổng kết

23 So sánh GOTO và Lặp lại Không Liên tiếp

24 Minh họa

25 Code

26 Các Trường hợp Sử dụng

1 Nội dung chính

2 Kiến thức Cơ bản về Toán tử Boolean

3 Cách dùng toán tử AND

4 Code

5 Cách dùng toán tử OR

6 Code

7 Trường hợp sử dụng

8 Code

9 Toán tử Khớp

10 Cách dùng throughout

11 Code

12 Toán tử within P1

13 Toán tử within P2

14 Code

15 Toán tử Intersect

16 Code

17 Các Trường hợp Sử dụng

18 Minh họa I

19 Code

20 Minh họa II

21 Code

22 Minh họa III

23 Code

1 Nội dung chính

2 Bắt đầu với eventually

3 Cách dùng phổ biến của eventually

4 Dạng mạnh và yếu của eventually

5 Thành công và Thất bại của eventually

6 Minh họa eventually

7 Code

8 Minh họa Dạng mạnh và yếu

9 Code

10 Tổng kết

11 nexttime

12 Code

13 until

14 Hiểu về Thành công và Thất bại

15 Minh họa

16 Code

17 Tính chất mạnh và yếu của until

18 Code

19 Toán tử Followed by

20 Minh họa

21 Code

1 Nội dung chính

2 Kiến thức Cơ bản về Biến Cục bộ

3 Hành vi của Biến cục bộ với luồng P1

4 Hành vi của Biến cục bộ với luồng P2

5 Code

6 Hành vi của Biến cục bộ với luồng P3

7 Code

8 Trường hợp Sử dụng I

9 Code

10 Trường hợp Sử dụng II

11 Code

12 Trường hợp Sử dụng III

13 Code

14 Tình Huống Sử Dụng IV

15 Mã Nguồn

16 Tình Huống Sử Dụng V

17 Mã Nguồn

1 Nội Dung Chính

2 Toán Tử Boolean

3 Toán Tử Implication

4 Toán Tử Delay

5 Toán Tử Delay với Phạm Vi

6 Delay Không Giới Hạn

7 Toán Tử Lặp

1 Assertions trong FSM - Phần 1

2 Assertions trong FSM - Phần 2

3 Mã Thiết Kế

4 Mã Testbench

5 Hiểu về bind

6 Mã Nguồn

7 Assertions trong Bộ Đếm - Phần 1

8 Assertions trong Bộ Đếm - Phần 2

9 Mã Thiết Kế

10 Mã Testbench

11 Assertions trong FIFO - Phần 1

12 Assertions trong FIFO - Phần 2

13 Mã Thiết Kế

14 Mã Testbench

15 Assertions trong Môi Trường Testbench SystemVerilog

16 Mã Thiết Kế

17 Mã Testbench

1 Chương Trình Thực Tập Từ Xa

Giới thiệu khóa học

Nowadays, Incorporating the Assertions in the Verification of the design is common to verify RTL behavior against the design specification. Independent of the Hardware Verification Language( HVL ) viz. Verilog, SystemVerilog, UVM used for performing verification of the RTL, the addition of the assertions inside the Verification code helps to quickly trace bugs. The primary advantage of using SV assertion over Verilog-based behavior check is a simplistic implementation of the complex sequence that can consume a good amount of time and effort in Verilog-based codes. SystemVerilog assertion has a limited set of operators so learning them is not difficult but choosing a specific operator to meet design specifications comes with years of experience. In this course, We will go through series of examples to build a foundation on choosing a correct assertion strategy to verify the RTL Behavior. The assertion comes in three flavors viz. Immediate Assertion, Deferred Immediate assertion, Final deferred immediate assertion, and Concurrent Assertion. An assertion is a code responsible for verifying the behavior of the design. Full Verification of the design essentially includes verification in Temporal as well as non-temporal domains. SV Immediate and Deferred assertions allow us to verify the functionality of the design in the Non-Temporal region and Concurrent assertion allows us to verify the design in the Temporal region.