Verification Series Part 5: UVM RAL Essentials

Series Kiểm tra Phần 5: Những Điều Cốt Yếu Về UVM RAL

Hướng Dẫn Từng Bước Từ Cơ Bản

4.5

(440 đánh giá)

3,876 học viên

Giảng viên

Kumar Khandagle

Phụ đề Việt chất lượng cao Phụ đề tiếng Anh Bán chạy Đánh giá cao

50.000đ 1.619.000đ -97%

✓ Xem giỏ hàng và thanh toán

Bao gồm phụ đề tiếng Việt, tiếng Anh

7.0 giờ video

141 bài giảng

Truy cập vĩnh viễn

Học trên mọi thiết bị

Cập nhật: 30/05/2026

#Digital Design Verification #Register Abstraction Layer #Systemverilog #Uvm

Bạn sẽ học được gì

Sử Dụng UVM RAL Để Kiểm Tra Các Thanh Ghi Và Bộ Nhớ Của DUT

Hiểu Các Phương Pháp Khác Nhau Cho Thanh Ghi Và Bộ Nhớ

Triển Khai Các Phương Thức Truy Cập Frontdoor Và Backdoor

Triển Khai Bộ Dự Đoán Implicit Và Explicit

Tính Toán Coverage Cho Thanh Ghi Và Bộ Nhớ

Yêu cầu

Hiểu Biết Cơ Bản Về Verilog, SystemVerilog Và UVM

Đối tượng phù hợp

Dành Cho Kỹ Sư Tham Gia/Quan Tâm Đến Việc Kiểm Tra RTL

Nội dung khóa học

9 phần • 141 bài giảng

1 Tổng Quan Khóa Học

2 Nội Dung Chính

3 Lợi Ích Của UVM RAL P1

4 Lợi Ích Của UVM RAL P2

5 Lợi Ích Của UVM RAL P3

6 Lợi Ích Của UVM RAL P4

7 Khi Nào Nên Dùng RAL Trong Môi Trường Kiểm Tra

8 Mã Nguồn

9 Các Thành Phần Của Mô Hình Thanh Ghi P1

10 Các Thành Phần Của Mô Hình Thanh Ghi P2

11 Các Thành Phần Của Mô Hình Thanh Ghi P3

12 Ghi Chú

13 Lộ Trình Học Tiêu Biểu

14 Hiểu Các Loại Thanh Ghi Khác Nhau

15 Triển Khai Thanh Ghi Trong Môi Trường Kiểm Tra P1

16 Triển Khai Thanh Ghi Trong Môi Trường Kiểm Tra P2

17 Cách Thay Thế Để Thêm Hàm Cấu Hình

18 Tóm Tắt: Hàm Cấu Hình

19 Triển Khai Thanh Ghi Trong Môi Trường Kiểm Tra P3

20 Mã Nguồn

21 Slide Bài Giảng

22 Thêm Thanh Ghi Với Hai Trường

23 Mã Nguồn

24 Thêm Thanh Ghi Với Các Bit Dự Trữ

25 Mã Nguồn

26 Các Chính Sách Truy Cập Khác Nhau P1

27 Các Chính Sách Truy Cập Khác Nhau P2

28 Các Chính Sách Truy Cập Khác Nhau P3

29 Các Chính Sách Truy Cập Khác Nhau P4

30 Ghi Chú

31 Thêm Bộ Nhớ P1

32 Thêm Bộ Nhớ P2

33 Mã Nguồn

34 Slide Bài Giảng

1 Nội Dung Chính

2 Thêm Khối Thanh Ghi P1

3 Thêm Khối Thanh Ghi P2

4 Thêm Khối Thanh Ghi P3

5 Mã Nguồn

6 Slide Bài Giảng

1 Nội Dung Chính

2 Cách Sử Dụng Adapter

3 Quy Trình Tiêu Biểu

4 Cấu Trúc Của Struct uvm_reg_bus_op

5 Quy Trình Đầy Đủ

6 Hiểu Về reg2bus

7 Hiểu Về bus2reg

8 Mã Adapter Với Cổng Bộ Nhớ Gốc P1

9 Mã Adapter Với Cổng Bộ Nhớ Gốc P2

10 Mã Adapter Với Cổng Giao Thức Cụ Thể P1

11 Mã Adapter Với Cổng Giao Thức Cụ Thể P2

12 Tóm Tắt

13 Slide Bài Giảng

1 Nội Dung Chính

2 Các Loại Bộ Dự Đoán: Implicit Predictor

3 Các Loại Bộ Dự Đoán: Explicit Predictor

4 Các Loại Bộ Dự Đoán: Passive Predictor

5 Slide

6 Giao Tiếp Giữa Driver Và Sequencer

7 Mã Nguồn

8 Hiểu Về Thiết Kế

9 Thêm Driver + Sequencer

10 Thêm Agent

11 Thêm Mô Hình Thanh Ghi

12 Thêm env + uvm test top + testbench top

13 Thực Thi Mã Nguồn

14 Mã Thiết Kế

15 Hiểu Về Giá Trị Mong Muốn Và Giá Trị Phản Chiếu

16 Các Phương Thức Thanh Ghi Khác Nhau

17 Làm Việc Với Giá Trị Mong Muốn

18 Mã Testbench

19 Làm Việc Với Giá Trị Phản Chiếu

20 Mã Testbench

21 Hiểu Về predict và mirror

22 Minh Họa

23 Mã Testbench

24 Giao Dịch Đọc Và Ghi Đơn

25 Giao Dịch Đọc Và Ghi Nhiều

26 Mã Testbench

27 Sử Dụng randomize

28 Mã Testbench

29 Hiểu Các Phương Thức Reset

30 Minh Họa

31 Mã Testbench

32 Kết Nối Các Phương Thức Reset Với DUT

33 Mã Testbench

1 Nội Dung Chính

2 Các Loại Phương Thức Truy Cập p1: Frontdoor

3 Các Loại Phương Thức Truy Cập p2: Backdoor

4 Minh Họa Frontdoor

5 Mã Testbench

6 Nguyên Lý Cơ Bản Của Truy Cập Backdoor

7 Minh Họa

8 Mã Thiết Kế

9 Mã Testbench

10 Peek và Poke P1

11 Peek và Poke P2

12 Mã Thiết Kế

13 Mã Testbench

1 Nội Dung Chính

2 Hiểu Thiết Kế Cho Explicit Predictor

3 Xây Dựng Môi Trường Kiểm Tra P1

4 Xây Dựng Môi Trường Kiểm Tra P2

5 Xây Dựng Môi Trường Kiểm Tra P3

6 Xây Dựng Môi Trường Kiểm Tra P4

7 Kiểm Tra Mã Nguồn

8 Mã Thiết Kế

9 Mã Testbench

10 Phân Tích Coverage P1

11 Phân Tích Coverage P2

12 Phân Tích Coverage P3

13 Mã Thiết Kế

14 Mã Testbench

15 run.do

1 Nội Dung Chính

2 Hiểu Về Thiết Kế

3 Xây Dựng DRV + MON + SCO + AGENT

4 Xây Dựng Mô Hình Thanh Ghi

5 Thêm Chuỗi Thanh Ghi: Giao Dịch Đơn

6 Thêm Chuỗi Thanh Ghi: Nhiều Giao Dịch

7 Mã Thiết Kế

8 Mã Testbench

9 Giao Dịch Burst

10 Mã Thiết Kế

11 Mã Testbench

12 Tính Toán Coverage Cho Bộ Nhớ P1

13 Tính Toán Coverage Cho Bộ Nhớ P2

14 Mã Thiết Kế

15 Mã Testbench

1 Nội Dung Chính

2 Hiểu Về Thiết Kế P1

3 Hiểu Về Thiết Kế P2

4 Xây Dựng Môi Trường Kiểm Tra P1

5 Xây Dựng Môi Trường Kiểm Tra P2

6 Xây Dựng Mô Hình Thanh Ghi P1

7 Xây Dựng Mô Hình Thanh Ghi P2

8 Thêm testbench top

9 Kiểm Tra DUT

10 Mã Thiết Kế

11 Mã Testbench

1 Chương Trình Thực Tập Từ Xa

Giới thiệu khóa học

Writing Verilog test benches is always fun after completing RTL design. You can assure clients that the design will be bug-free in tested scenarios. As system complexity grows day by day, System Verilog becomes a choice for verification due to its powerful capabilities and reusability, which help verification engineers quickly locate hidden bugs. System Verilog lags behind the structured approach, whereas UVM works hard to form a general skeleton. The addition of the configuration database shifts the way we used to work with the verification language in the past. Within a few years, verification engineers recognized the capabilities of UVM and adopted it as a de facto standard for RTL design verification. The UVM will have a long run in the verification domain; hence, learning about the UVM will help VLSI aspirants pursue a career in this domain.

The UVM Register layer provides a set of libraries for adopting UVM for verification of DUTs consisting of registers as well as memories. UVM RAL provides a set of abstract methods to access the register as well as memories with either a front-door or back-door access mechanism that are easy to use as well as configurable. We will also be covering the coverage computation we get with UVM RAL.