Writing SystemVerilog Testbenches for Newbie

Hướng dẫn viết Testbench SystemVerilog cho người mới bắt đầu

Hướng dẫn từng bước học SystemVerilog

4.5

(528 đánh giá)

3,410 học viên

Giảng viên

Kumar Khandagle

Phụ đề Việt chất lượng cao Phụ đề tiếng Anh Bán chạy Đánh giá cao

50.000đ 349.000đ -86%

✓ Xem giỏ hàng và thanh toán

Bao gồm phụ đề tiếng Việt, tiếng Anh

8.5 giờ video

93 bài giảng

Truy cập vĩnh viễn

Học trên mọi thiết bị

Cập nhật: 30/05/2026

#Asic Fpga #Hardware Design Verification #System Verilog #Vlsi Testing

Bạn sẽ học được gì

Từ con số 0 trở thành chuyên gia viết Testbench SystemVerilog

Phương pháp thực hành học các thành phần SystemVerilog

Tính kế thừa, đa hình và ngẫu nhiên hóa trong SystemVerilog

Hiểu về Giao tiếp giữa các tiến trình

Hiểu về Class, Processes, Interfaces và Constraints

Tất cả kiến thức cần biết về Xác minh SystemVerilog trước buổi phỏng vấn

Bạn sẽ bắt đầu yêu thích SystemVerilog

Yêu cầu

Hiểu biết về Hệ thống số hoặc Điện tử số

Hiểu biết về Verilog

Đối tượng phù hợp

Kỹ sư muốn theo đuổi sự nghiệp: Kỹ sư Front End VLSI / Kỹ sư FPGA Design / Kỹ sư Verification / Kỹ sư RTL

Bất kỳ ai muốn học SystemVerilog với nỗ lực tối thiểu

Bất kỳ ai muốn bắt đầu viết Testbench SystemVerilog của riêng mình

Nội dung khóa học

14 phần • 93 bài giảng

1 Cách sử dụng một IDE

2 Code

3 Tại sao Class lại quan trọng với chúng ta?

4 Cách tạo một class

5 Code

6 Điều gì xảy ra khi bạn không gọi phương thức new()

7 Ghi dữ liệu vào Data member của class

8 Cách sử dụng Method trong Class

9 Đọc dữ liệu từ Method

10 Code

11 Cập nhật Data member với sự trợ giúp của Method

12 Code

13 Video về Ẩn dữ liệu trong Class

14 Demo về Tính kế thừa

15 Lớp dẫn xuất / Tính kế thừa

16 Code

17 Nếu lớp dẫn xuất cố truy cập data member local thì sao?

18 Tổng kết

1 Q1

2 Q2

3 Q3

1 Ngẫu nhiên hóa biến

2 Code

3 randc vs rand

4 Code

5 Hiểu về Constraints nội bộ và bên ngoài

6 Code

7 Kiểm tra xem Ngẫu nhiên hóa có thành công không

8 Code

9 Hiểu phương thức pre_randomize và post_randomize

10 Code

1 Q1

2 Q2

1 Hiểu về FORK JOIN

2 Code

3 Tóm tắt

4 Giao tiếp giữa các tiến trình

5 Hiểu về Event

6 Code

7 Hiểu về Mailbox

8 Code

1 Q1

1 Hiểu về SystemVerilog Link 1

2 Hiểu về Generator và Driver

3 Code

1 Nội dung sẽ được đề cập trong module này

2 Tạo Interface

3 Code

4 Kết nối Interface với DUT: Sử dụng Phép gán tuần tự và Mạch tổ hợp

5 Code

6 Hướng tiếp cận phía trước

7 Kết nối Interface với DUT: Sử dụng Phép gán liên tục

8 Code

9 Kết nối Interface với DUT: Mạch tuần tự

10 Code

11 Kết nối Driver Class với Interface

12 Code

13 Code hoàn chỉnh Link 1

14 Code

1 Ý tưởng tổng quan về Monitor và Scoreboard

2 Code

3 Thêm Transaction và Interface cùng với Monitor và Scoreboard

4 Code

1 Tóm tắt

2 Tóm tắt

3 Ưu tiên trình soạn thảo khác cho các dự án lớn

4 Ví dụ Testbench hoàn chỉnh 1: Cổng AND 8-bit

5 Code

6 Ví dụ Testbench hoàn chỉnh 2: Bộ cộng 8-bit

7 Code

8 Ví dụ Testbench hoàn chỉnh 3: Bộ đếm 8-bit

9 Code

10 Ví dụ Testbench hoàn chỉnh 4: RAM

11 Code

12 Điều chỉnh Code để đáp ứng yêu cầu P1

13 Code

14 Điều chỉnh Code để đáp ứng yêu cầu P2

15 Code

16 Điều chỉnh Code để đáp ứng yêu cầu P3

17 Code

18 Điều chỉnh Code để đáp ứng yêu cầu P4

19 Code

20 Code hoàn chỉnh

1 Q1

1 Tại sao randc với constraint lại tạo ra một số giá trị lặp lại (Rishu Choubey)

1 Phần 1

2 Phần 2

3 Code

1 Khóa học Cơ bản SystemVerilog hoàn chỉnh

2 Khóa học Dự án Xác minh SystemVerilog thông dụng

3 Cơ bản về SystemVerilog Assertions

4 Cơ bản về SystemVerilog Functional Coverage

5 Xác minh RTL với UVM cho người mới bắt đầu

Giới thiệu khóa học

VLSI Industry is divided into two popular branches viz. Design of System and Verification of the System. Verilog, VHDL remain the popular choices for most Design Engineers working in this domain. Although, preliminary functional verification can be carried out with Hardware Description Language. Hardware Description language possesses limited capabilities to perform code coverage analysis, Corner cases testing, etc and in fact sometimes it becomes impossible to perform this check with HDL's.

Hence Specialized Verification languages such as SystemVerilog start to become the primary choice for the verification of the design.

The SystemVerilog Object-oriented nature allows features such as Inheritance, Polymorphism, etc. adds capabilities of finding critical bugs inside design that HDL simply cannot find.

Verification is certainly more tricky and interesting as compared to designing a digital system and hence it consists of a large number of OOP's Constructs as opposed to Verilog. SystemVerilog is one of the most popular choices among Verification Engineer for Digital System Verification. This Journey will take you to the most common techniques used to write SystemVerilog Testbench and perform Verification of the Chips. The course is structured so that anyone who wishes to learn about System Verilog will able to understand everything. Finally, Practice is the key to become an expert.