High-Level Synthesis for FPGA, Part 1-Combinational Circuits

Tổng hợp mức cao cho FPGA, Phần 1 - Mạch tổ hợp

Thiết kế Logic với Vitis-HLS

4.5

(550 đánh giá)

3,864 học viên

Giảng viên

Mohammad Hosseinbady

Phụ đề Việt chất lượng cao Phụ đề tiếng Anh Bán chạy Đánh giá cao

50.000đ 349.000đ -86%

✓ Xem giỏ hàng và thanh toán

Bao gồm phụ đề tiếng Việt, tiếng Anh

8.0 giờ video

110 bài giảng

Truy cập vĩnh viễn

Học trên mọi thiết bị

Cập nhật: 30/05/2026

#C Plus Plus #Fpga Digital Design #High Level Synthesis Fpga #Vhdl Verilog

Bạn sẽ học được gì

Thiết kế mạch logic tổ hợp bằng ngôn ngữ C/C++ sử dụng phương pháp HLS

Hiểu các khái niệm cơ bản về Tổng hợp mức cao (HLS)

Sử dụng các khái niệm HLS để thiết kế mạch logic tổ hợp

Quy trình thiết kế HLS cho FPGA

Làm việc với bộ công cụ Xilinx Vitis-HLS và Vivado

Cách tạo IP phần cứng RTL bằng Vitis-HLS

Viết C-testbench trong HLS

Triển khai hai dự án thú vị với HLS

Yêu cầu

Hiểu các khái niệm cơ bản về lập trình C/C++

Hiểu các khái niệm cơ bản về toán tử logic (ví dụ: AND, OR, XOR, SHIFT)

Bảng đánh giá BASYS3

Xilinx Vitis-HLS và Vivado (tải Vivado ML Edition, hoặc Vivado Design Suite - HLx Editions cho Windows hoặc Linux)

Đối tượng phù hợp

Kỹ sư phần cứng

Kỹ sư phần mềm quan tâm đến FPGA

Giảng viên, nhà nghiên cứu, giáo sư muốn sử dụng HLS dựa trên FPGA trong bài giảng, khóa học hoặc nghiên cứu

Những người đam mê Logic số

Nội dung khóa học

14 phần • 110 bài giảng

1 Giới thiệu

2 Cấu trúc khóa học

1 Giới thiệu

2 Tính năng và Ứng dụng

3 Phương pháp Thiết kế

4 So sánh Nền tảng FPGA và Nền tảng CPU

5 Kiến thức cơ bản về FPGA

6 LUT

7 Flip-Flop Và Các Thành phần Khác

8 Bảng phát triển FPGA Basys3

9 Tại sao lại dùng HLS?

10 Phép loại suy Phần cứng và Phần mềm

1 Giới thiệu

2 Vivado-HLx

3 Vivado và Vivado-HLS

4 Cài đặt Vivado-HLx

5 Kiểm tra Cài đặt

1 Giới thiệu

2 Cấu hình Đầu ra

3 Khái niệm Bộ điều khiển

4 Tổng quan Thiết kế HLS

5 Quy trình Thiết kế HLS

6 Thiết kế HLS bằng C/C++

7 Cổng vào/ra trong HLS

8 Thực hành HLS

9 Vivado

10 Thực hành Vivado

11 Bảng Basys3

12 Bài tập

1 Giới thiệu

2 Cấu hình

3 Khái niệm Bộ điều khiển

4 Cổng vào/ra trong HLS

5 Thực hành HLS

6 Thực hành Vivado

7 Bài tập

1 Giới thiệu

2 Định nghĩa

3 Cổng Logic

4 Độ trễ Lan truyền

5 Độ trễ Bộ cộng Nhị phân

6 Mạch Tổ hợp trong HLS

7 Mạch Tổ hợp trong Vivado-HLS

8 Mạch Tổ hợp trong Vivado

9 Hàm

10 Luồng Dữ liệu

11 Đèn Giao thông

12 Đèn Giao thông - Vivado-HLx

13 Bài tập

1 Giới thiệu

2 Định nghĩa

3 Quy trình Mô phỏng

4 Lập trình Testbench trong HLS

5 Vivado HLS

6 Bài tập

1 Giới thiệu

2 Kiểu Dữ liệu Gốc

3 Tổng hợp

4 Độ chính xác Bit: Khai báo

5 Độ chính xác Bit: Khởi tạo

6 Độ chính xác Bit: Gán giá trị

7 Độ chính xác Bit: In ra

8 Độ chính xác Bit: Mức Bit

9 Độ chính xác Bit: Toán tử Logic trên Bit

10 Độ chính xác Bit: Dịch/Xoay Bit

11 Bài tập

1 Giới thiệu

2 Định nghĩa

3 Bộ dồn kênh

4 Bộ dồn kênh: Trường hợp Tổng quát

5 HLS

6 Bộ Mã hóa/Giải mã

7 Bit '1' Đầu tiên

8 Thực hành

9 Bài tập

1 Giới thiệu

2 Định nghĩa

3 Mã Bảy đoạn

4 Basys3

5 Một chữ số

6 Mã BCD

7 BCD sang 7-đoạn: Div/Mod

8 BCD sang 7-đoạn: Double Dabble

9 Hai chữ số

10 Thực hành

11 Bài tập

1 Giới thiệu

2 Định nghĩa

3 Triển khai Vòng lặp

4 Điều kiện Triển khai Vòng lặp

5 Bit Chẵn lẻ: Định nghĩa

6 Bit Chẵn lẻ: Thiết kế

7 Bit Chẵn lẻ: Tối ưu hóa Thiết kế

8 Bit Chẵn lẻ: HLS

9 Bit Chẵn lẻ: Vivado-HLS

10 Bài tập

1 Giới thiệu

2 Định nghĩa

3 Nạp chồng

4 Ràng buộc Thời gian

5 Tài nguyên DSP

6 Ràng buộc Tài nguyên

7 Phép Chia/Chia lấy dư

8 Bài tập

1 Định nghĩa

2 Cấu trúc Mã

3 Vivado-HLx

1 Định nghĩa

2 Cấu trúc Mã

3 Vivado-HLx

Giới thiệu khóa học

This course is an elementary introduction to high-level synthesis (HLS) design flow. The goals of the course are describing, debugging and implementing combinational logic circuits on FPGAs using only C/C++ language without any help from HDLs (e.g., VHDL or Verilog). The HLS is recently used by several industry leaders (such as Nvidia and Google) to design their hardware and software platforms. The HLS design flow is the future of hardware design, which quickly becomes a must-have skill for every hardware or software engineer who is keen on utilising FPGAs for their exceptional performance and low power consumption.

It uses the Xilinx HLS software and hardware platforms to demonstrate real examples and applications. This course is the first to build the HLS design flow and skills along with the digital logic circuit concepts from scratch. Throughout the course, you will follow several examples describing HLS concepts and techniques. The course contains numerous quizzes and exercises for you to practice and master the proposed methods and approaches.

This course is the first of a series of courses on HLS in designing hardware modules and accelerating algorithms on a target FPGA. Whereas this course focuses on combinational circuits. The other courses in the series will explain how to use HLS in designing sequential logic circuits, algorithm acceleration, and hybrid CPU+ FPGA heterogeneous systems.